TWEPP 2021 AWARD
Pour le CMS HGCAL, la version finale de l'ASIC frontal à 72 canaux (HGCROC3) a été soumise en décembre 2020. HGCROC3 comprend des préamplificateurs et des shapers à faible bruit et à gain élevé, ainsi qu'un SAR-ADC 10-bit 40 MHz, qui fournit la mesure de charge sur la gamme linéaire du préamplificateur. Dans la plage de saturation, un discriminateur et un CDT fournissent les informations sur la charge à partir de TOT (plage dynamique de 200ns, binning de 50ps). Un discriminateur rapide et un TDC fournissent des informations temporelles avec une précision de 25ps. La puce intègre tous les services auxiliaires nécessaires : circuit de bande interdite, PLL, DAC à seuil. Nous présentons les résultats expérimentaux sur la dernière version finale HGCROC3 reçue en avril 2021.
Résumé
Le HGCROC3 est le dernier ASIC conçu pour lire le futur calorimètre à haute granularité (HGCAL) de CMS, qui sera constitué en grande partie de capteurs hexagonaux en silicium. Le HGCAL est conçu par la collaboration CMS pour remplacer les calorimètres d'extrémité existants pour la phase de haute luminosité du LHC. Avec 6 millions de canaux d'électronique de lecture à faible bruit, à grande vitesse et à grande plage dynamique intégrés au détecteur, les ASIC frontaux sont très exigeants et innovants. La puce HGCROC mesure et numérise la charge déposée dans les capteurs en silicium, fournit une mesure de haute précision du temps d'arrivée (ToA) et transmet les données numérisées à l'électronique dorsale. Il calcule également, à chaque croisement de grappe, les sommes numériques des canaux voisins qui sont comprimées puis transmises aux ASICs concentrateurs par des liaisons série de 1,28 Gbps afin de construire des primitives de déclenchement. Les exigences relatives à l'électronique frontale sont extrêmement difficiles à satisfaire : gamme dynamique de plus de 16 bits équivalents (0-10 pC), bruit inférieur à 2500 électrons, informations temporelles de haute précision (25 ps) afin d'atténuer l'effet de pile dans des conditions de forte luminosité et faible consommation d'énergie (moins de 15 mW/canal). L'électronique frontale sera confrontée à un environnement de rayonnement difficile qui atteindra 200 Mrad en fin de vie et 1x10^16 neq/cm². Au-delà des performances analogiques, la puce intègre une grande partie du traitement numérique pour gérer les chemins de déclenchement et de données : une mémoire tampon à deux niveaux est mise en œuvre avec des DRAM pour tenir compte de la latence de déclenchement L1 de 12,5 ms et de la mémoire tampon de lecture (respectivement 512 et 32 mémoires profondes). La résistance aux rayonnements contre la SEE est réalisée en triplant toute la logique de contrôle et les paramètres ASIC : à chaque cycle d'horloge, les machines d'état et les compteurs sont rafraîchis par un votant majoritaire. Pour le chemin des données, un algorithme de Hamming SECDED est appliqué avant la mise en mémoire tampon L1. L'ASIC transmet ses données par six liaisons série de 1,28 Gbps : quatre dédiées au chemin de déclenchement et le reste au chemin DAQ. Il possède 72 canaux et la chaîne analogique est composée d'un préamplificateur à faible bruit et à gain élevé, d'un shaper et d'un SAR-ADC 10 bits de 40 MHz qui fournit la mesure de la charge sur la plage linéaire du préamplificateur. Dans la plage de saturation du préamplificateur, un discriminateur et un TDC fournissent les informations sur la charge à partir d'un Time-Over-Threshold sur une plage dynamique de 200 ns en utilisant un binning de 50 ps. Un discriminateur rapide et un autre CDT fournissent des informations temporelles avec une précision de 25 ps. La version finale de l'ASIC HGCROC3 a été soumise (nœud 130 nm) en décembre 2020 et les premiers tests en laboratoire commenceront en mai 2021. L'exposé se concentrera sur la description des principaux changements par rapport à l'itération ASIC précédente, les problèmes rencontrés et la manière dont ils ont été atténués dans la conception. En outre, l'exposé présentera les premiers résultats de performance en termes de bruit, de charge et de synchronisation, ainsi que le traitement numérique avec la logique triplée à l'intérieur de l'ASIC.
Auteurs principaux
M. Frederic Dulucq (OMEGA - Ecole Polytechnique - CNRS/IN2P3)
M. Damien Thienpont (OMEGA - Ecole Polytechnique - CNRS/IN2P3)
M. Abdelmowafak El Berni (OMEGA (FR))
Christophe De La Taille (OMEGA (FR))
Sebastien Extier (Centre National de la Recherche Scientifique (FR))
Marek Idzik (Université AGH des sciences et technologies (PL))
Jakub Moron (Université AGH des sciences et technologies (PL))
Aleksandra Molenda (Université AGH des sciences et technologies (PL))
M. Florent Bouyjou (CEA IRFU - Université Paris-Saclay (FR))
Alessandro Marchioro (CERN)
Giulia Bombardi (OMEGA (FR))
Tommaso Vergine (CERN)
Fabrice Guilloux (Université Paris-Saclay (FR))
Krzysztof Piotr Swientek (Université AGH des sciences et technologies (PL))
Miroslaw Firlej (Université AGH des sciences et technologies (PL))
Tomasz Andrzej Fiutowski (Université AGH des sciences et technologies (PL))